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Detailed Description
Table 12:
BPI Pins (Cont’d)
Pin Number for Package Type
Label
FF324
FF676
FF1153
FF1760
WE_N
WP_N
ADV_N
RST_N
CE_N
WAIT
CLK
OE_N
U16
F6
E6
A2
P10
G4
F4
P9
AB15
F7
E7
L5
AA10
L4
L3
AA9
AD20
A3
B3
C2
AE12
B1
C3
AE13
AL29
E2
F2
G2
AK14
F1
J2
AK15
J47 is a three-pin header that allows users to connect the OE signal to VCC or to an FPGA
pin. Jumper pin 1 to 2 connects the OE signal to VCC. Jumper pin 2 to 3 connects the OE
signal to an FPGA IOB. Table 12 shows the corresponding FPGA pin.
J54 allows users to connect the revision select (RS) signals to the highest address lines of the
BPI device. Jumper pins 1 to 3 and pins 2 to 4 connect address 23 and address 24 to FPGA
IOBs. Jumper pins 3 to 5 and pins 4 to 6 connect RS0 and RS1 to the highest address lines
of the BPI device. Refer to the Virtex-5 FPGA Configuration User Guide [Ref 3] for more
information on how the RS signals may be applied in a user ’s application.
Virtex-5 LX FPGA Prototype Platform
UG222 (v1.1.1) March 21, 2011
www.xilinx.com
23
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